Procesor CPU


Procesor CPU

Procesor (CPU - centralna jednostka wykonawcza) to układ scalony, którego działanie polega na wykonywaniu instrukcji programów. Nadzoruje on i synchronizuje prace wszystkich urządzen w komputerze. Charakterystyczne cechy, które odróżniają procesory od siebie to:


architektura (CISC lub RISC)
liczba bitów przetwarzana w jednym takcie
częstotliwość taktowania podawana w MHz

Wszystkie współczesne procesory maja podobna architekturę oparta na superskalarnym jądrze RISC (architektura procesora o uproszczonej liście rozkazów). Jeszcze kilka lat temu procesory zaliczano do rodziny CISC (architektura procesora wykorzystująca złożoną listę rozkazów). Dzisiaj, dzięki zastosowaniu w nich techniki przekodowywania rozkazów, uzyskano ogromne zwiększenie wydajności procesora, a RISC-owa konstrukcja umożliwia stosowanie wysokich częstotliwości zegara.



Zasada działania

Ze względu na przepływ danych i rozkazów w procesorze, można wyróżnić w nim kilka zasadniczych modułów:

1. Blok wstępnego pobierania i dekodowania instrukcji. Odpowiada on za dostarczenie kolejnych poleceń z pamięci operacyjnej i przekazanie ich do odpowiedniej jednostki wykonawczej.
2. Główny blok wykonawczy to jednostka arytmetyczno-logiczna ALU. Zapewnia ona prawidłowe przetworzenie wszystkich danych stałoprzecinkowych. ALU wyposażony jest w niewielka zintegrowana pamięć, nazywana zestawem rejestrów. Każdy rejestr to pojedyncza komórka używana do chwilowego przechowywania danych i wyników.
3. FPU, czyli koprocesor wykonujący wszystkie obliczenia zmiennoprzecinkowe.
4. Po zakończeniu "obliczeń" dane będące wynikiem przetwarzania trafiają do modułu wyjściowego procesora. Jego zadaniem jest przekierowanie nadchodzących informacji np. do odpowiedniego adresu w pamięci operacyjnej lub urządzenia wejścia/wyjścia.



Dodatki multimedialne

Producenci nowoczesnych procesorów za podstawowy kierunek rozwoju technologicznego obrali rozszerzenie multimedialnych możliwości układu. Poszerzone listy rozkazów operujące na stalo- i zmiennoprzecinkowych macierzach znacząco przyspieszają obróbkę grafiki, dźwięku czy generowanie obrazów 3D.



MMX

Pierwszym wprowadzonym rozszerzeniem multimedialnym, wbudowanym we wszystkie obecnie produkowane modele procesorów, jest zestaw 57 instrukcji arytmetyki stałoprzecinkowej typu SIMD, znany pod nazwa MMX.



3DNow!

Firma AMD wprowadziła 21 nowych instrukcji zmiennoprzecinkowych typu SIMD-FP zorientowanych na wspomaganie grafiki trójwymiarowej. Był to pierwszy przypadek wprowadzenia tak istotnych zmian do architektury procesora przez firmę inna niż Intel. SIMD-FP procesorów AMD wykorzystuje do działania połączone w pary 64-bitowe rejestry MMX - co niestety, utrudnia automatyczna optymalizacje kodu programu, gdyż wymagany jest podział danych na dwa segmenty.



SSE

Również Intel wprowadził w swoich procesorach Pentium III, instrukcje zmiennoprzecinkowe SIMD-FP. Instrukcje te są wykonywane przez wyspecjalizowana jednostkę operującą na ośmiu 128-bitowych dedykowanych rejestrach - co sprzyja optymalizacji kodu programu.



Budowa typowego procesora

Mikroprocesor jest to arytmetyczno-logiczna jednostka centralna komputera. Termin mikroprocesor został użyty po raz pierwszy w 1972 r., jednakże "era" mikroprocesorów rozpoczęła się w 1971 r. wraz z wprowadzeniem przez firmę Intel układu 4004 -mikroprogramowalnego komputera jednoukładowego. W układzie tym umieszczono 4 bitowy sumator, 16 czterobitowych rejestrów, akumulator i stos, czyli podstawowe podzespoły jednostki centralnej systemu komputerowego. Układ 4004, składający się z 2300 tranzystorów, mógł wykonywać 445 różnych instrukcji, przy czym architektura była zbliżona do układów kalkulatorowych. Mikroprocesor nie jest jednostką zdolną do samodzielnej pracy, lecz wymaga połączenia z innymi układami systemu komputerowego, takimi jak pamięć oraz układy wejścia/wyjścia. Układy te są połączone szynami: adresową, danych i sterującą. Procesor realizuje operacje arytmetyczno - logiczne i koordynuje pracę całego systemu. Pamięć przechowuje program w postaci ciągu instrukcji oraz dane niezbędne do realizacji wykonywanego programu i wyniki końcowe. Układy We/Wy pośredniczą w przekazywaniu informacji pomiędzy procesorem, pamięcią a urządzeniami zewnętrznymi lub innymi obiektami będącymi źródłem lub odbiorcą informacji przetwarzanych w systemie. W standardowym procesorze możemy wyróżnić trzy bloki połączone systemem szyn wewnętrznych. Są to sekcja arytmetyczno - logiczna, blok rejestrów i sekcja sterowania. Struktura ta przedstawiona jest na rysunku.

Budowa przykładowego procesora (AMD-K6)

Mikroarchitektura RISC86 procesora AMD-K6 MMX Enhanced oparta jest na projekcie superskalarnym z odsprzężonym dekodowaniem i wykonywaniem instrukcji, który umożliwia wysokie osiągi procesora tej klasy przy pełnej zgodności z oprogramowaniem typu x86. Projekt zawiera liczne innowacyjne technologie, jak przykładowo dekodowanie wielokrotne rozkazów x86, wewnętrzne operacje RISC wykonywane w jednym cyklu zegara, nieuporządkowane przetwarzanie, dalsze przekazywanie danych, spekulacyjne wykonywanie operacji i przemianowywanie rejestrów. Ponadto procesor AMD-K6 operuje na równoległych układach dekodujących i zawiera centralny program szeregujący operacje RISC86 (scheduler) oraz siedem jednostek wykonawczych, umożliwiających superskalarne przetwarzanie rozkazów typu x86. Te elementy zawarte są w szybkiej, sześciostopniowej jednostce przetwarzania potokowego (six-stage pipeline). Mikroarchitektura RISC86 firmy AMD przetwarza wewnętrznie zbiór rozkazów x86 na operacje RISC86. Argumenty operacji o stałej długości, ujednolicone bloki rozkazów i obszerny zestaw rejestrów gwarantują osiągniecie pełnej mocy RISC bez konieczności rezygnowania z kompatybilności z systemem x86. Mikroarchitektura RISC86 umożliwia budowę szybkiego rdzenia procesora i ułatwia bezpośrednie rozszerzenia z myślą o przyszłych projektach. Zamiast bezpośredniego, kompleksowego przetwarzania rozkazów x86 o stałych długościach od 1 do 15 bajtów, procesor AMD-K6 wykonuje proste operacje RISC86 o stałej długości, nie naruszając przy tym optymalnych ustawień w programach bazujących na systemie x86. Układ logiczny prognozowania skoków procesora AMD-K6 pracuje w oparciu o tabelę z histogramem skoków, zawierającą 8.192 wpisy, oraz docelowy bufor skokowy i stos z adresami skoków powrotnych. Zapewniają one ponad 95 % celność prognozowania.

Układ dekodujący.

PPrzed zapełnieniem pamięci podręcznej rozkazów (instruction cache), zintegrowanej w układzie scalonym, następuje zdekodowanie wstępne rozkazów x86. Układ logiczny dekodowania wstępnego ustala długość rozkazu x86 przez przeliczenie bajtów. Ta informacja zapamiętywana jest wraz z rozkazem x86 w pamięci podręcznej rozkazów (instruction cache) w celu dalszego wykorzystania przez układy dekodujące. Układy dekodujące przetwarzają w jednym cyklu zegarowym maksymalnie dwa rozkazy x86 na operacje RISC. Podczas dekodowania rozróżniane są trzy klasy rozkazów:

rozkazy krótkie - do nich należą najbardziej popularne rozkazy x86, rozkazy długie - ta klasa obejmuje popularne oraz mniej popularne rozkazy, rozkazy wektorowe - w tej klasie znajdują się kompleksowe rozkazy x86.

Centralny program szeregujący operacje (scheduler) / blok sterowania rozkazami (instruction control unit). Centralny program szeregujący operacje (scheduler) wraz z buforem jest zarządzany przez blok sterowania rozkazami ICU (instruction control unit). Blok ICU dokonuje buforowania, a równocześnie steruje maksymalnie 24 operacjami RISC. Wielkość buforu na 24 operacje RISC jest optymalnie dostosowana do korzystania z sześciostopniowej jednostki przetwarzania potokowego RISC86 (six-stage RISC86 pipeline) oraz z siedmiu równoległych jednostek wykonawczych. Centralny program szeregujący operacje przejmuje równocześnie maksymalnie cztery operacje RISC z układów dekodujących. Blok ICU jest w stanie przekazać podczas jednego cyklu zegarowego maksymalnie sześć operacji RISC do jednostek wykonawczych.

Rejestry.

Podczas zarządzania 24 operacjami RISC centralny program szeregujący wykorzystuje 48 rejestrów fizycznych, zawartych w mikroarchitekturze RISC86 procesora. Rejestry te znajdują się w uniwersalnym zbiorze rejestrów i dzielą się na 24 rejestry ogólne (general register) oraz 24 rejestry mianowalne (renaming register).

Układ logiczny skoków.

Procesor AMD-K6 dysponuje dynamicznym układem logicznym skoków, umożliwiającym minimalizację opóźnień powodowanych przez rozkazy rozgałęzienia (skoku), zwyczajowo stosowane w oprogramowaniu typu x86. Ten udoskonalony układ logiczny skoków pracuje w oparciu o tabelę z histogramem skoków, tabelę prognoz oraz docelowy bufor skokowy i stos z adresami skoków powrotnych. W procesorze zawarty jest ponadto dwustopniowy schemat prognozowania skoków, bazujący na tabeli z histogramem skoków z miejscem na 8.192 wpisy, w której zawarte są dane prognozowane o rozgałęzieniach (skokach) warunkowych. Prognozowane adresy docelowe nie wchodzą do tabeli histogramowej ze względu na oszczędność miejsca, lecz ustalane są bezpośrednio podczas dekodowania rozkazu przez specjalne moduły arytmetyczno-logiczne (ALU), służące do obliczeń adresowych. Docelowy bufor skokowy przyspiesza prognozowanie skoków, ponieważ pozwala on na unikniecie dodatkowego cyklu podczas odczytu pamięci podręcznej. Po dokonaniu prognozy skoku docelowy bufor skokowy przekazuje układowi dekodującemu pierwsze 16 bajtów rozkazów docelowych.

Pamięć podręczna (cache), wstępne wywołanie rozkazów (instruction prefetch) i bity dekodowania wstępnego (predecode bits)

Pamięć podręczna Level-1-Write-Back-Cache procesora AMD-K6 obejmuje po 32 KB na rozkazy i dane z podwójną asocjacją częściową. Linie pamięci podręcznej zapełniane są z pamięci operacyjnej przez potokową operację cząstkową z wielokrotnym przyspieszeniem (pipelined burst transaction). Podczas wypełniania pamięci podręcznej rozkazów każdy bajt rozkazu sprawdzany jest przez układ logiczny dekodowania wstępnego pod względem występowania granic rozkazu. Metoda ta pozwala na racjonalne zdekodowanie kilku rozkazów w jednym stopniu jednostki przetwarzania potokowego.

Pamięć podręczna (cache).

Pamięć podręczna procesora jest podzielona na sektory. Każdy sektor zawiera 64 bajty, skonfigurowane w dwóch liniach 32-bajtowych. Linie pamięci podręcznej posiadają wspólny oznacznik, lecz wykorzystują odrębne pary bitów MESI (Modified, Exclusive, Shared, Invalid), nadzorujących stan poszczególnych linii pamięci podręcznej.

"Opuszczenia" pamięci podręcznej (cache misses).

O ile rozkazy lub dane niezbędne do wykonania nie występują w pamięci Level-1-Cache, procesor odczytuje podczas operacji blokowej ("burst") dane z pamięci. W celu optymalizacji tej operacji procesor stwierdza, które z czterech poczwórnych słów w wierszu pamięci podręcznej zawiera niezbędne dane lub potrzebny rozkaz. To poczwórne słowo zwracane jest jako pierwsze do pamięci Level-1-Cache, aby procesor mógł jak najszybciej kontynuować przetwarzanie. Ta metoda zmiany kolejności transmisji zwiększa osiągi procesora, ponieważ. skraca ona czas oczekiwania, gdy rozkazy lub dane nie są dostępne w pamięci podręcznej.

Wstępne pobranie informacji (prefetching).

Procesor AMD-K6 pobiera wstępnie informacje z pamięci podręcznej tylko podczas zmiany sektora pamięci. Dlatego też najpierw wypełniana jest niezbędna linia pamięci podręcznej, po czym następuje pobranie informacji z drugiej linii pamięci. Na magistrali zewnętrznej obie transmisje z linii pamięci podręcznej pojawiają się jako dwa sprzężone, 32-bajtowe cykle odczytu blokowego lub - jeśli jest to dozwolone - jako cykle potokowe (pipelined cycles).

Bity dekodowania wstępnego (predecode bits)

Dekodowanie rozkazów typu x86 jest szczególnie trudne, ponieważ. chodzi tu o rozkazy wielobajtowe o długości od 1 do 15 bajtów. Układ logiczny dekodowania wstępnego dostarcza bity dekodowania wstępnego przynależne do każdego bajta rozkazu. Bity te wskazują; miedzy innymi liczbę; bajtów do początku następnego rozkazu typu x86. Bity dekodowania wstępnego są zapamiętywane razem z każdym bajtem rozkazu x86 w rozszerzonej pamięci podręcznej rozkazów. Następnie przekazywane są one wraz z bajtami rozkazu do układów dekodujących w celu uproszczenia dekodowania równoległego i odpowiedniego zwiększenia szerokości pasma.

Wywołanie i dekodowanie rozkazów
Wywołanie rozkazów.

Procesor AMD-K6 MMX Enhanced jest w stanie wywołać z pamięci podręcznej rozkazów lub z docelowego buforu skokowego maksymalnie 16 bajtów na cykl zegarowy. Wywołane informacje przekazywane są przez 16-bajtowy bufor rozkazowy bezpośrednio do układu dekodującego. Wywołanie może nastąpić w jednej sekwencji z maksymalnie siedmioma zaległymi skokami. Układ logiczny wywołania rozkazów może przygotować dowolne 16 powiązanych bajtów informacyjnych w ramach granicy 32-bajtowej. Nie jest potrzebny dodatkowy cykl karny po wyjściu 16 bajtów rozkazu poza granicę wiersza pamięci podręcznej. Bajty rozkazu są wprowadzane do buforu rozkazowego, gdy układy dekodujące są w stanie je przetwarzać.

Dekodowanie rozkazów.

Układ logiczny dekodowania jest w stanie przetworzyć kilka rozkazów typu x86 podczas jednego cyklu zegarowego. Przejmuje on bajty rozkazów x86 oraz przynależne bity dekodowania wstępnego z buforu rozkazowego, odszukuje granice rozkazów i przetwarza te rozkazy na operacje RISC86. Operacje RISC86 posiadają stały format i są wykonywane najczęściej w trakcie jednego cyklu zegarowego. Każda funkcja zbioru rozkazów x86 może składać się z operacji RISC86. Dla niektórych rozkazów x86 nie jest wymagana operacja RISC86, a niektóre z nich wymagają wyłącznie jednej operacji RISC86. Kompleksowe rozkazy x86 są rozbijane na kilka operacji RISC86.

W celu przetworzenia rozkazów x86 na operacje RISC86 procesor AMD-K6 wykorzystuje rożne układy dekodujące. Układ scalony zawiera cztery układy dekodujące:

dwa równolegle układy dekodujące na rozkazy krótkie - Układy te przetwarzają najprostsze rozkazy x86 na zero, jedną lub dwie operacje RISC86. Może następować tu również. równolegle dekodowanie dwóch rozkazów x86 na cykl zegarowy. układ dekodujący na rozkazy długie - Układ ten przetwarza zwykłe rozkazy x86 na maksymalnie cztery operacje RISC86. układ dekodujący wektorowy - Układ ten przetwarza wszystkie inne rozkazy x86, przy czym przynależne sekwencje operacji RISC86 wywoływane są z ROM-u zintegrowanego w układzie scalonym.

Wszystkie popularne i niektóre nieliczne z mniej stosowanych rozkazów zmiennoprzecinkowych przetwarzane są w ramach krótkich operacji, które ze swojej strony generują operację zmiennoprzecinkową RISC86 oraz - opcjonalnie - asocjacyjną operację zmiennoprzecinkową lub operację w pamięci. Dekodowanie rozkazów zmiennoprzecinkowych lub ESC (Escape) jest dozwolone wyłącznie w pierwszym układzie dekodującym krótkim, a rozkazy, które nie stanowią rozkazów ESC (za wyjątkiem rozkazów MMX), mogą być również przetwarzane równolegle w drugim układzie dekodującym krótkim. Wszystkie rozkazy MMX przetwarzane są w ramach operacji krótkich. Wtedy generowana jest operacja RISC86-MMX i - opcjonalnie - asocjacyjna operacja MMX ładowania lub pamięci. Rozkazy MMX można przetwarzać wyłącznie w pierwszym układzie dekodującym krótkim, dozwolone jest jednak również równolegle dekodowanie rozkazów, które nie stanowią rozkazów MMX bądź ESC, w drugim układzie dekodującym krótkim.

Centralny program szeregujący operacje (scheduler).

Centralny program szeregujący operacje (scheduler) jest sercem procesora AMD-K6. Zawiera on układ logiczny, który służy do sterowania i zarządzania nieuporządkowanym przetwarzaniem, dalszym przekazywaniem danych, przemianowywaniem rejestrów, równoległym przekazywaniem i wydawaniem operacji RISC86 oraz spekulacyjnym wykonywaniem operacji. Bufor centralnego programu szeregującego operacje zawiera maksymalnie do 24 operacji RISC86. Centralny program szeregujący może przekazywać równocześnie operacje RISC86 do każdej dostępnej jednostki wykonawczej (jednostki pamięci, ładowania, rozgałęzień skoków, liczb całkowitych, liczb całkowitych, multimediów lub jednostki zmiennoprzecinkowej). W trakcie jednego cyklu zegarowego może nastąpić przekazanie do wykonania ogółem sześciu operacji RISC i przejecie wyników maksymalnie czterech operacji. Centralny program szeregujący operacje wraz z buforem posiada do dyspozycji w dowolnym okresie czasu "okienko" w formie 12 rozkazów kontrolnych x86. Ta zaleta wynika stad, ze program szeregujący przetwarza operacje RISC86 równolegle i pozwala procesorowi AMD-K6 na dynamiczne dysponowanie przetwarzaniem rozkazów w celu optymalizacji wykonania programu. Mimo że program szeregujący może przekazywać operacje RISC86 do wykonywania nieuporządkowanego, wyniki przejmuje on zawsze w uporządkowanej kolejności.

Jednostki wykonawcze

Procesor AMD-K6 zawiera siedem niezależnych jednostek wykonawczych do przetwarzania operacji RISC86:

moduł ładowania - odczytuje dane z pamięci operacyjnej za pomocą dwustopniowego układu potokowego (pipeline); dane te znajdują się na wyjściu po dwóch cyklach zegarowych


moduł pamięci - wykonuje operacje zapisu danych i obliczenia w rejestrach za pomocą dwustopniowego układu potokowego (pipeline); operacje zapisu danych z buforów w pamięci oraz w rejestrach są dostępne po upływie jednego cyklu zegarowego


moduł liczb całkowitych X - wykonuje operacje arytmetyczno-logiczne (ALU), mnożenia, dzielenia, przesunięcia i cykliczne


moduł multimediów - wykonuje wszystkie rozkazy MMX(TM)


moduł liczb całkowitych Y - zajmuje się; przetwarzaniem zasadniczych operacji arytmetyczno-logicznych (ALU) na słowach lub słowach podwójnych


moduł zmiennoprzecinkowy - wykonuje wszystkie rozkazy zmiennoprzecinkowe


moduł rozgałęzień (skoków) - inicjuje skoki warunkowe po ich analizie


Układ logiczny prognozowania skoków

Zadaniem udoskonalonego układu logicznego skoków procesora AMD-K6 jest maksymalna eliminacja opóźnień spowodowanych zmianami w normalnym przebiegu programu. Rozgałęzienia (skoki) w programach typu x86 dzielą się na dwie kategorie: rozgałęzienia (skoki) bezwarunkowe (które zawsze zmieniają przebieg programu) oraz rozgałęzienia (skoki) warunkowe (które mogą, lecz nie musza zmienić przebiegu programu). O ile skok warunkowy nie nastąpi, procesor kontynuuje proces dekodowania i przetwarzania rozkazów następnych w pamięci. Typowe aplikacje zawierają do 10 % rozgałęzień (skoków) bezwarunkowych i dalsze 10 - 20 % rozgałęzień (skoków) warunkowych. Układ logiczny skoków procesora AMD-K6 jest tak zaprojektowany, aby wpływ skoków na przetwarzanie rozkazów (tzn. opóźnienie przez wywoływanie rozkazów i jałową pracę układu potokowego) był jak najmniejszy.

Tabela z histogramem skoków

Procesor AMD-K6 przetwarza skoki bezwarunkowe bez cyklów karnych przez bezpośrednie przeniesienie wywołania rozkazu na adres docelowy skoku. W wypadku skoków warunkowych działa wbudowany, dynamiczny układ logiczny prognozowania skoków procesora AMD-K6. W tabeli z histogramem skoków, zawierającej 8.192 wpisy, zintegrowany jest dwustopniowy, adaptacyjny algorytm histogramowy. Tabela jest wykorzystywana do zapamiętywania informacji o wykonanych skokach i do prognozowania poszczególnych skoków lub grup skoków. Tak duża pojemność tabeli z histogramem skoków jest możliwa tylko dlatego, że prognozowane adresy docelowe skoków nie są w niej zapamiętywane. Zamiast tego adresy docelowe ustalane są w drugim stopniu układu dekodującego za pomocą modułów arytmetyczno-logicznych (ALU).

Docelowy bufor skokowy

Na unikniecie cyklu karnego podczas wywoływania rozkazu do prognozowania skoku pozwala przekazanie pierwszych 16 bajtów rozkazów ze zintegrowanego, docelowego buforu skokowego bezpośrednio do buforu rozkazowego. Docelowy bufor skokowy obejmuje 16 wpisów po 16 bajtów każdy. Układ logiczny prognozowania skoków zapewnia ogółem ponad 95 % celność prognozowania.

Stos z adresami skoków powrotnych.

Stos z adresami skoków powrotnych optymalizuje wykonywanie parami operacji CALL i RET. W celu oszczędności miejsca oprogramowanie tworzone jest z zasady na bazie podprogramów standardowych, do których następuje bezpośredni dostęp z rożnych miejsc w programie. Wejście do podprogramu standardowego odbywa się przy wykorzystaniu rozkazu CALL. Gdy procesor rozpozna rozkaz RET, układ logiczny skoków wydobywa adres skoku powrotnego ze stosu i odczytuje następne rozkazy od tego miejsca w pamięci. Przy wykonywaniu rozkazów CALL i RET adresy skoków powrotnych wprowadzane są do pamięci stosowej w celu uniknięcia opóźnień, spowodowanych dostępem do pamięci operacyjnej.

Moduł wykonywania skoków

Moduł ten umożliwia szybkie, spekulacyjne wykonywanie operacji, ponieważ zezwala on procesorowi na kontynuacje przetwarzania poza warunkowymi rozgałęzieniami (skokami) jeszcze zanim nastąpi stwierdzenie, czy prognoza skoku była prawidłowa. Procesor AMD-K6 uaktualnia rejestry x86 i miejsca w pamięci dopiero po rozwiązaniu wszystkich, wykonywanych spekulacyjne, warunkowych rozkazów skoku. Możliwe jest zapamiętanie maksymalnie siedmiu zaległych rozgałęzień (skoków).

Socket 7 (Super Socket 7)
Intel Pentium, Intel Pentium MMX, AMD K5, K6-2,2+,III, Cyrix M1, M2, Winchip
Socket 8
Intel Pentium Pro
Slot 1
Intel Pentium II, III, Celeron 266-433Mhz
Slot A
AMD Athlon
Socket A
AMD Athlon, AMD Athlon XP, AMD Duron
Socket 370
Intel Pentium III, Intel Celeron, Intel Celeron II, VIA Cyrix III
Socket 423
Intel Pentium 4 (1300-2000 MHz)
Socket 478
Intel Pentium 4 (2000-2200 MHz)
Socket 754
AMD Athlon 64